RTL-ASS - это навык поиска-сначала, нейтральный для поставщиков Codex для Verilog и SystemVerilog. Это дает Codex ограниченный доступ к калиброванному, провенансивному дизайну RTL, тестбенчу, утверждению и знаниям о шаблонах ошибок. Кодекс несет ответственность за понимание спецификации, редактирование кода, рассуждения о применимости, интерпретацию доказательств и выбор окончательной реализации.

RTL-ASS не вызывает другую модель, не генерирует RTL за спиной Codex, не применяет патчи или не заменяет выбранный пользователем или локальный поток проверки проекта. Его адаптеры EDA с открытым исходным кодом являются дополнительными запасными частями и никогда не являются основным механизмом навыков.

В измеренных примерах поиска RTL-ASS показал умеренные, специфические для задач улучшения эффективности: соответствующее руководство по ширине подписи сократило совокупное время истечения на 2,27% в пяти парах, хотя только две пары были быстрее, а использование токенов увеличилось. Отдельный дым разработки исходных файлов с одной парой зафиксировал на 8,61% меньше прошедшего времени и на 21,75% меньше входных токенов. Обе руки в этих сравнениях поиска использовали навык; они измеряют справочный вклад, а не родной Кодекс против RTL-ASS. Преимущества варьируются в зависимости от задачи, а некоторые сравнения стоят дороже.

RTL-ASS 1.3

RTL-ASS is a retrieval-first, vendor-neutral Codex skill for Verilog and SystemVerilog engineering. It gives Codex bounded access to calibrated, provenance-bearing RTL design, testbench, assertion, and bug-pattern knowledge. Codex remains responsible for understanding the specification, editing code, reasoning about applicability, interpreting evidence, and selecting the final implementation.

RTL-ASS does not call another model, generate RTL behind Codex’s back, apply patches, or replace a user-selected or project-local verification flow. Its open-source EDA adapters are optional fallbacks and are never the primary Skill mechanism.

In measured retrieval examples, RTL-ASS showed modest, task-specific efficiency improvements: relevant signed-width guidance reduced aggregate elapsed time by 2.27% across five pairs, although only two pairs were faster and token use increased. A separate one-pair source-file development smoke recorded 8.61% less elapsed time and 21.75% fewer input tokens. Both arms in these retrieval comparisons used the Skill; they measure the reference contribution, not native Codex versus RTL-ASS. Benefits vary by task, and some comparisons cost more. See measured effects and scope, including the source-file smoke’s pending corrected-grader replay.

1.3 capabilities

• Retrieval-first use of explicit SQLite/FTS5 namespaces, immutable receipts, calibrated lifecycle state, provenance, license metadata, RTL/TB/assertion roles, and negative evidence.
• Verilog/SystemVerilog repository inspection without executing source.
• One versioned CompileManifest for ordered sources, library files, include directories, language mode, defines, parameters, and top across every source-based adapter.
• Optional, explicitly selected or confirmed fallbacks for Verilator lint/simulation and Icarus Verilog self-checking simulation evidence.
• Optional, explicitly selected or confirmed Yosys synthesis/bounded SAT, SymbiYosys assertion, and EQY equivalence fallbacks with explicit solver, depth, initialization, and counterexample semantics.
• Optional, explicitly selected or confirmed OpenSTA evidence only from an exact netlist, Liberty library, and SDC; unconstrained endpoints block closure claims.
• Bounded VCD queries and first-divergence analysis; optional confirmed FST conversion through fst2vcd with original and converted hashes.
• Atomic verification/observation workflows, explicit failure attribution, candidate derivation, and portable license-aware knowledge packs.
• A first-party Apache-2.0 starter pack with RTL, TB, assertions, and focused engineering cards.
• A reviewed 1,429-file open-source HDL corpus lock with isolated provenance and lifecycle state; upstream code is not redistributed.
• A six-class paired Codex workflow audit covering RTL generation, repair, RTL/TB attribution, SystemVerilog signed arithmetic, FST localization, and OpenSTA-driven refinement.