ASIC和FPGA 设计 AI 技能
概览
ASIC/RTL工作的8个即时使用技能:写出设计规格,生成并检查RTL,写出带有协议断言的测试台,绘制图表和波形,转换VHDL,并找到开源IP. 每种技能都存在两次:.claude/技能/(Claude Code)和.代理/技能/(Codex)。 (原始内容存档于2019-09-25) (中文(简体) ). Tám switch dùng ngay cho công viisc ASIC/RTL: viawt đặc tảt t tếtế; sinh và kiểm RTL; viawt testbench có priversity giao tthtức; vẽ sơ sơ sơ sơ sơ vàà và waveform; chuyên VHDL; tìm IP mã nguồn mở. 技能/技能/(Claude Code)và.agents/技能/(Codex)。 每种技能都会问你需要的问题(有选项和实例)并等待你的回答. 简单回答,例如1A 2B 3:我自己的想法。 克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克. 个人技能细节:每个技能文件夹中的 README.md. 编号 : Chi tiwalt têng 技能: README.md trong thàt-mtrec 技能.
概述（AI 翻译）
EN:** ASIC/RTL工作的8个即时使用技能:写出设计规格,生成并检查RTL,写出带有协议断言的测试台,绘制图表和波形,转换VHDL,并找到开源IP. 每个技能都存在两次:[[T0] (Claude Code)和[[T1] (Codex).
页:1 (原始内容存档于2019-09-25) (中文(简体) ). Tám switch dùng ngay cho công viisc ASIC/RTL: viawt đặc tảt t tếtế; sinh và kiểm RTL; viawt testbench có priversity giao tthtức; vẽ sơ sơ sơ sơ sơ vàà và waveform; chuyên VHDL; tìm IP mã nguồn mở. (原始内容存档于2018-09-25) (中文(简体) ). Mski switch có Hai bán: [[T2] (Claude Code) và [[T3] (Codex).
– – . . .
□ 1. 起步于 三步 / Btt uu trong 3 bước
– 步骤 – 做这个 / L’m – 注解 / Ghi chú – |
|.
1 克隆存储器并打开文件夹,作为Claude Code或Codex中的工作空间. /Clone proposi rồi mër-tê mục làm workspace trong Claude Codehoc Codex. 工具自己找到技能。 /克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克克.
请检查access-date=中的日期值 (帮助) Python 3: [python --version (Windows s安装: winget install Python.Python.3.12). / Kiên tra Python 3. 仅限标准库. 技能在安装任何设备之前都会问 编号 : (原始内容存档于2018-03-26) (中文(中国大陆) ). Ch 53. düng thúñn chuẩn; switch htzei trước khi cài gì
本页由 AI 翻译，技术细节请以原文为准。
README
以下为原文 README 节选，完整内容请查看原文。
VLSIT skills for Claude Code and Codex / Bộ skill VLSIT cho Claude Code và Codex
EN: Eight ready-to-use skills for ASIC/RTL work: write a design specification, generate and check RTL, write a testbench with protocol assertions, draw diagrams and waveforms, convert VHDL, and find open-source IP. Every skill exists twice: .claude/skills/ (Claude Code) and .agents/skills/ (Codex).
VI: Tám skill dùng ngay cho công việc ASIC/RTL: viết đặc tả thiết kế, sinh và kiểm RTL, viết testbench có assertion giao thức, vẽ sơ đồ và waveform, chuyển VHDL, tìm IP mã nguồn mở. Mỗi skill có hai bản: .claude/skills/ (Claude Code) và .agents/skills/ (Codex).
1. Start in 3 steps / Bắt đầu trong 3 bước
| Step | Do this / Làm | Note / Ghi chú |
|---|---|---|
| 1 | Clone the repository and open the folder as the workspace in Claude Code or Codex. / Clone repository rồi mở thư mục làm workspace trong Claude Code hoặc Codex. | The tool finds the skills by itself. / Công cụ tự nhận skill. |
| 2 | Check Python 3: python --version (Windows install: winget install Python.Python.3.12). / Kiểm tra Python 3. |
Standard library only. The skills ask before installing anything. / Chỉ dùng thư viện chuẩn; skill hỏi trước khi cài gì. |
| 3 | Call a skill: Claude Code /vlsit-rtl-generator, Codex $vlsit-rtl-generator, or just describe the job. / Gọi skill hoặc mô tả công việc. |
/skills lists the loaded skills; restart the tool if a new one is missing. / /skills liệt kê skill đã nạp; nếu thiếu thì khởi động lại công cụ. |
Each skill asks you the questions it needs (with options and examples) and waits for your answer. Answer briefly, for example 1A 2B 3: my own idea. / Mỗi skill tự hỏi những gì cần (có phương án và ví dụ) và chờ bạn trả lời. Trả lời ngắn, ví dụ 1A 2B 3: ý của tôi.
2. Which skill for which job / Việc nào dùng skill nào
| I want to… / Tôi muốn… | Skill | Say, for example / Ví dụ câu lệnh |
|---|---|---|
| Write the design specification of an IP / Viết đặc tả thiết kế IP | vlsit-asic-ip-microspec |
“Write the spec of an APB4 to TL-UL bridge” |
| Generate RTL from a spec, or fix RTL under the VLSIT rules / Sinh RTL từ spec hoặc sửa RTL theo rule VLSIT | vlsit-rtl-generator |
“Generate the RTL of this spec: ``” |
| Add a feature to existing RTL with an approved plan / Thêm tính năng cho RTL có sẵn, có duyệt kế hoạch | vlsit-rtl-spec-change-implementer |
“Add to the RTL in” |
| Convert VHDL to SystemVerilog / Chuyển VHDL sang SystemVerilog | vlsit-vhdl-to-systemverilog |
“Convert the VHDL design in ``” |
| Draw the module hierarchy as Draw.io / Vẽ sơ đồ hierarchy RTL bằng Draw.io | vlsit-rtl-hierarchy-diagram |
“Draw the hierarchy of ``” |
| Draw a timing waveform from text, VCD or an image / Vẽ waveform | vlsit-wavedrom-waveform |
“Draw the waveform of this VCD” |
推荐工具
换一个关键词，或者移除筛选条件。
安装
npx skillfish add nguyenquanicd/vlsit_asic_soc_ai_skills